私たちが日々恩恵を受けているAI技術の進化は、半導体チップの性能向上に支えられていますが、その心臓部にあたる極細の「配線」で長年主役を務めてきた銅(Cu)が微細化の限界に近づきつつあり、このままではチップの高速化や省電力化が頭打ちになりかねません。半導体チップの中には、トランジスタ同士をつなぐ髪の毛の1万分の1以下の細さの「配線」が張り巡らされています。2025年6月に京都で開かれた国際学会「VLSIシンポジウム」では、東京エレクトロンとベルギーの研究機関imecが共同で、銅に代わる次世代配線材料についての研究成果を発表しました。この学会発表から、半導体の配線技術がいま何を目指しているのかを紹介します。
銅配線が限界に近づく理由
銅は電気を通しやすく加工もしやすいことから、長年チップ内配線の定番として使われてきました。ところが配線の線幅が40nm(ナノメートル、1nmは10億分の1メートル)程度以下まで細くなると、銅の抵抗値がかえって上昇してしまうことが分かっています。配線が細くなるほど、電子が配線の表面や粒の境目にぶつかって進みにくくなるためです。抵抗が上がれば信号の伝わる速度が遅くなり、消費電力も増えてしまいます。半導体の微細化がこの先も続く以上、「銅をどう置き換えるか」は業界共通の課題になっています。
学会発表のテーマ ―― ルテニウムと「セミダマシン」配線
東京エレクトロンとimecがVLSIシンポジウム2025で発表したテーマは、「A10世代以降の配線に向けた、選択的成膜とルテニウムのスーパーフィル技術」です。ルテニウム(Ru)は、細い配線にしても銅ほど抵抗が上がりにくい金属として注目されている材料です。
ポイントは「セミダマシン」と呼ばれる作り方です。従来の銅配線は、あらかじめ掘った溝に金属を埋め込んでから表面を平らに削る「ダマシン」という製法が主流でした。これに対しセミダマシンでは、金属膜をまず配線層全体に成膜したうえで、不要な部分をエッチング(化学的・物理的に削り取る加工)によって取り除き、配線パターンを直接形作ります。溝を掘ってから埋め込むという工程を経ないため、より微細で複雑な立体配線に対応しやすくなります。今回の発表は、この製法でルテニウムを使う際に、配線の細い隙間までムラなく成膜する(スーパーフィル)技術的な見通しを示したものです。
この研究が重要な理由
AIチップのように演算回路がぎっしり詰まった半導体では、配線での電力損失や遅延がチップ全体の性能を左右します。装置メーカーである東京エレクトロンが、材料研究の国際拠点imecと組んで配線プロセスそのものを共同研究している事実は、次世代配線の実用化が「材料をどう供給するか」ではなく「どう成膜し、どう加工するか」という装置技術の勝負になっていることを物語っています。
ルテニウムが有望とされる理由
配線材料としての比較では、銅は細くなるほど不利になります。imecがIEDM 2020で行った講演(EE Times Japanの連載で紹介)によると、14nmのビア(配線層どうしをつなぐ縦の接続)を、厚さ2nmのバリア層つきの銅で作った場合の抵抗を1(基準)としたとき、10nmの銅ビアは2.16と2倍以上になるのに対し、ルテニウムは14nmで0.59(バリア層なし)と計算されています。これは特定の寸法・構造を仮定した計算上の比較で、実際の製品の抵抗値を直接比べたものではありません。ルテニウムは、抵抗が低いこと、銅のようなバリア層(銅の拡散を防ぐ薄い膜)が不要なこと、エッチングで加工できることが評価されています。
imecが示した16nmピッチのルテニウム配線
imecは2025年6月3日、国際会議IITC 2025での発表として、セミダマシン工程で作った16nmピッチのルテニウム配線を報告しました。平均抵抗は656Ω/µmで、16nmピッチの構造の40%が、薄膜の抵抗率から予測される目標抵抗を満たしたとされています(8nm幅のローカル配線に相当)。18〜22nmピッチでは、ウエハー全面での歩留まりが90%以上と報告されています。対象は、A7世代以降のロジック半導体の、最初のローカル配線層(M0)です。なお、この発表は、本記事で紹介した東京エレクトロンとimecのVLSIシンポジウムでの発表とは別の学会でのものです。
実用化に向けた課題
imecの発表でも、16nmピッチで目標抵抗を満たしたのは構造の40%にとどまり、歩留まり90%以上が得られたのは18〜22nmピッチの範囲です。今後の課題として、ルテニウムのパターニングの最適化や、熱による形態変化の抑制の検討が挙げられています。銅からルテニウムへの置き換えは、まだ研究段階です。
用語メモ
- ピッチ:隣り合う配線の中心どうしの距離
- ビア:上下の配線層をつなぐ縦方向の接続
- バリア層:銅が周囲の絶縁膜に拡散しないようにする薄い膜
- スーパーフィル:細い溝や隙間にも、金属をムラなく埋めていく成膜
- A10・A7:半導体の次世代ノードの呼び名(Åはオングストローム、1Å=0.1nm)。実際の寸法そのものを表すとは限りません
読み解くポイント:研究段階の成果と、量産までの距離
「ダマシン」という名前は、金属を溝に埋め込む象嵌細工(ダマスカス細工)にちなんだものとされています。これに対しセミダマシンは、先に金属膜を成膜して不要部分を削る方式で、ルテニウムのように削って形を作りやすい金属と相性がよいと考えられています。
ただし、今回の内容は学会で報告された研究段階の成果です。量産ラインで実際にどの世代から採用されるかは、成膜の均一性、エッチング後の形状の精度、コストなどを含めて今後の検証にかかっています。配線材料の転換は、成膜装置やエッチング装置を手がける装置メーカーにとっても、新たな需要が生まれる分野です。
AIチップにとって配線が重要な理由
AIの計算は、膨大な数のトランジスタが大量のデータをやり取りすることで成り立っています。トランジスタが速くなっても、それらをつなぐ配線の抵抗が大きいと、信号が遅れ、発熱や消費電力も増えます。配線は、チップ全体の性能を左右する「道路」のようなものと言えます。
そのため、銅に代わる材料の探索は、トランジスタの微細化と並んで、半導体の進化に欠かせない課題になっています。今回のようにルテニウムを細い溝や隙間にむらなく成膜できる見通しが立つことは、次世代の配線を現実的な選択肢にするための一歩です。
まとめ
半導体の配線材料が銅からルテニウムへと置き換わるかどうかは、まだ研究段階です。しかし国際学会での発表内容を追うと、次世代の半導体がどこで詰まり、装置メーカーがどこに解決の糸口を見出そうとしているかが見えてきます。地味に見える「配線」という部品こそ、AI時代の半導体性能を左右する最前線の一つです。
Xsciens編集部の読み解き
「銅の次」の材料探しは、配線を細くするほど、材料そのものの性質に加えて、加工のしやすさとコストも勝負を分ける、という話です。
- 研究段階の見通しと、量産の実力は別の話。学会で示されたのは、ルテニウムを細い配線に成膜・加工できるという技術的な見通しです。どこまで細くすれば銅より有利になるかは、構造や製法によって変わります。独立した計算研究(Gall, 2016)では、ルテニウムやモリブデン、コバルトは銅と同程度、ロジウムやイリジウムは極細の配線で銅を上回ると予測されており、ルテニウムだけが特別という結論ではありません。
- ルテニウムにも課題がある。業界の解説では、ルテニウムは断面積が約300nm²(約17×17nm)より小さい領域で銅より低抵抗になるとされますが、エッチ加工で側壁が酸化するなどの課題が指摘されています。モリブデンは安価で有望ですが酸化しやすく、コバルトは全面置換ではなく補助的な層としての検討が中心です。
- 次に注目したい点。量産ノードでの採用の発表、セミダマシンと従来のダマシンの使い分け、複数の金属を組み合わせる設計、コストと歩留まりの実績の4点です。
- 編集部の想像(推測)――電力を食うAIが、もう少し省エネになるかも。これは編集部の想像です。配線の抵抗が下がれば、同じ計算を少ない電力でこなせるチップが増え、スマートフォンの電池持ちやデータセンターの電気代に効いてくるかもしれません。ただし、消費電力を決める要因は配線だけではなく、材料の置き換えが製品に届くまでには年単位の時間がかかるはずです。
この読み解きの参考: Gall, “Electron mean free path in elemental metals”, Journal of Applied Physics 119, 085101 (2016)(レンセラー工科大学)、Semiconductor Engineering, “How Far Will Copper Interconnects Scale?” (2022年12月15日)
東京エレクトロン ニュースルーム「2025 IEEE Symposium on VLSI Technology and Circuits」
imec「Semi-damascene metallization: an inflection point in back-end-of-line processing」
参考:imec プレスリリース(2025年6月3日)、EE Times Japan「福田昭のデバイス通信(319)」